ER-A880 (serv.man2). ERA850 880 Service Manual - Sharp EPOS Service Manual (repair manual). Page 71

•

RXC, RXD timings

Fig. 19

•

Collision generation time

Fig. 20

µ

The 

µ

PD8257 DMAC is a signal-chip, programmable DMA controller

designed to control DMA transfers between the I/O devices and mem-
ory. The following outlines the DMAC operations:

Data transfer between I/O devices and memory is normally done via
the CPU (see Fig. 21).

Fig. 21

The memory contents are temporarily stored in the CPU’s
internal register before being written into an I/O device at the next
step.
In contrast, the DMA controller allows data to be directly transferred
between memory and I/O devices without the CPU (See Fig. 22).

Fig. 22

The DMAC (8257) permits data transfers only between memory and
I/O devices. (Some type of DMACs  allow data transfer between
memories).

Fig. 23

Transfer from memory to I/O device

1

When the CPU wants to start a DMA cycle, it sets the number of
bytes to be transferred and the first address of the tansfer memory
area into the registers within the DMAC. The applicable I/O device
issues a DMA Request (DRQ) to the DMAC.

2

Receving the DRQ signal, the DMAC issues a BUSRQ (Bus Re-
quest) to the CPU to request for bus access control.

3

Upon receipt of the BUSRQ, the CPU floats both data and ad-
dress buses and returns a BUSAK to the DMA as soon as it
completes the current instruction execution cycle.
Bus access control is now passed to the DMAC.

4

The DMAC creates as memory Chip Select signal from the ad-
dress bus, and outputs the transfer data address and RD signal to
place the transfer data onto the data bus. At this point the DMAC
issues a DAK (DMA Acknowledge) to the I/O device to let to the
I/O device read the memory data on the data bus. The above
sequence is repeated until a single DMA cycle is completed.

*

On this board, DMA transfer is performed between the ADLC and
memory, and between memory and MB62H149.
The DAK01 (pin 37) and DAK23 (pin 41) of the MB62H149 are the
results of the logical OR of DAK0 with DAK1 and DAK2 with DAK3
of the DMAC, respectively. The DMAC’s DAK is controlled by the
MB62H149.

Fig. 24

DAK01 is used for the DMA cycle for data transfer, while DAK23 is
used for data transfer with the host processor.

RXWS

RXWL

T RX Y

T RX L

T RX H

TR DS U

T RD H

RDI

RXC

RXD

TCOL

TCOL

RDI

COL

CPU

Memory

I/O device

D MA C

Memory

I/O device

Data

Control signal

Control signal

CP U
(Z-80)

Memory

I/O device

D MA C
(8257)

Address bus

Data bus

BUSAK

BUSRQ

DAK

DRQ

External
device

3

2

4

1

4

DAK0

DAK1

DAK2

DAK3

DAK01

DAK23

8257

DMAC

25

24

14

15

22

41

MB62H149

– 67 –