KX-TDA0490XJ, KX-TDA0490X - Panasonic PBX Service Manual (repair manual). Page 29

PIN NO.

PIN NAME

I/O

DESCRIPTION

26
25

RD+

RD-

O

Receive Pair. Differential data from the media is received on the RD±signal pair.

31
30

TD+

TD-

I

Transmit Pair. Differential data is transmitted to the media on the TD±signal pair.

6
5

XTALI

XTALO

I

O

Crystal Input, Output for MII Mode Only. If these pins are used, then REF_CLK must be left
open. A 25-MHz, parallel-resonant crystal can be connected between these pins. Accuracy of
the crystal is +/-50 ppm. Connect an appropriate value capacitor from each pin to GND.
Whenever RE_CLK pin is used, ground XTALI pin and leave XTALO pin unconnected.

4

REF_CLK

I

MII/RMII Mode 25/50-MHz Reference Clock Input. Whenever REF_CLK pin is used, ground
XTALI pin and leave XTALO pin unconnected. This pin must be driven with a continuous 25-
MHz or 50-MHz clock for MII or RMII mode, respectively. Accuracy is +/-50 ppm, with a duty
cycle between 35% and 65% inclusive. This pin must be left unconnected when using pins
XTALI and TALO.

53

TXC

I

Transmit Clock. 25-MHz output in 100BASE-X mode and 2.5MHz in 10BASE-T MIImode. 10-
MHz output in 10BASE-T serial mode. This clock is a continuously driven output, generated
from the XTALI input.

60
59
58
57

TXD3
TXD2
TXD1
TXD0

I

MII Transmit Data Input. Nibble-wide transmit data stream is input on these pins synchronous
with TXC. TDX[3] is the most significant bit. Only TXD0 is used in 10BASE-T serial mode.RMII
Transmit Data Input. Dibit data, aTXD1 and TXD0, is input on these pins for transmission by the
PHY. The data is synchronous with REF_CLK. TXD1 is the most significant bit. Values other
than 00 on TXD1 and TXO0 while TXEN is deasserted are ignored by the PHY.

56

TXEN

I

MII Transmit Enable. Active high. Indicates that the data nibble on TXD[3:0] is valid.RMII
Transmit Enable. Active high. Indicates that the MAC is presenting dibit data, TXD1 and TXD0,
for transmission.

52

TXER

I

MII/RMII Transmit Error. An active high input is asserted when a transmit error condition is
requested by the MAC.

50

RXC

O

MII Receive Clock. 24-MHz output in 100BASE-X MII mode and 2.5-MHz output in 10BASE-T
mode. 10-MHz output in 10BASE-T serial mode. This clock is recovered from the incoming data
on the cable inputs. RXC is a continuously running output clock resynchronized at the start of
each incoming packet. This synchronization may result in an elongated period during one cycle
while RXDV is low.

43
44
47
48

RXD3
RXD2
RXD1
RXD0

O

MII receive Data Outputs. Nibble-wide receive data stream is driven out on these pins
synchronous with RXC. RXD[3] is the most significant bit. Only RXD0 is used in 10BASE-T
serial mode.RMII receive Data Outputs. Dibit receive data, RXD1 and RXD0, stream is driven
out on these pins synchronous with REF_CLK. RXD1 is the most significant bit.

49

RXDV

O

MII Receive Data Valid. Active high. Indicates that a receive frame is in progress, and that the
data stream present on the RXD output pins is valid.

29