DMC-F7PP, DMC-F7E, DMC-F7E1, DMC-F7B, DMC-F7B1, DMC-F7A, DMC-F7EN - Panasonic Digital Camera Service Manual (repair manual). Page 25

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Pin
No.
Signal Name
I/O
Description
231
SD15
I/O
Data input/output terminal
232
SD12
I/O
Data input/output terminal
233
SD8
I/O
Data input/output terminal
234
SD5
I/O
Data input/output terminal
235
SD1
I/O
Data input/output terminal
236
AFE_D11
I/O
Data input/output terminal
237
AFE_D7
I/O
Data input/output terminal
238
AFE_D3
I/O
Data input/output terminal
239
AFE_CLK
I
Clock input
240
AVSS
-
GND
241
AVSS2
-
GND
242
VDD
-
VDD
243
CORE_VDD
-
VDD power supply
244
VSS
-
GND
245
VDD
-
VDD
246
VSS
-
GND
247
VDD
-
VDD
248
CORE_VDD
-
VDD power supply
249
VDD
-
VDD
250
VDD
-
VDD
251
VDD
-
VDD
252
VDD
-
VDD
253
CORE_VDD
-
VDD power supply
254
VDD
-
VDD
255
CORE_VSS
-
GND
256
VDD
-
VDD
257
VDD
-
VDD
258
CORE_VDD
-
VDD power supply
259
VDD
-
VDD
260
VDD
-
VDD
261
VDD
-
VDD
262
VDD
-
VDD
263
CORE_
VDD_PLL
-
VDD power supply
264
VDD
-
VDD
265
VDD
-
VDD
266
VDD
-
VDD
267
VDD
-
VDD
268
CORE_VDD
-
VDD power supply
269
VDD
-
VDD
270
VDD
-
VDD
271
VDD
-
VDD
272
VDD
-
VDD
273
CORE_VDD
-
VDD power supply
274
VDD
-
VDD
275
CORE_VSS
-
GND
276
VDD
-
VDD
277
VSS
-
GND
278
CORE_VDD
-
VDD power supply
279
CORE_VSS
-
GND
280
VDD
-
VDD
9.2. IC3501 64M SDRAM
Pin
No.
Signal Name
I/O
Description
1
VSS
-
GND
2
DQ14
(MD14)
I/O
Data input/output terminal
3
DQ13
(MD13)
I/O
Data input/output terminal
4
DQ12
(MD12)
I/O
Data input/output terminal
5
DQ10
(MD10)
I/O
Data input/output terminal
6
DQ9 (MD9)
I/O
Data input/output terminal
7
DQ8 (MD8)
I/O
Data input/output terminal
Pin
No.
Signal Name
I/O
Description
8
N.C.
-
Not used
9
N.C.
-
Not used
10
N.C.
-
Not used
11
CKE
I
Clock enable input
12
A11(MA11)
I
Address input terminal
13
A8 (MA8)
I
Address input terminal
14
A6 (MA6)
I
Address input terminal
15
VSS
-
GND
16
DQ15
(MD15)
I/O
Data input/output terminal
17
VSSQ
-
GND
18
VDDQ
-
VDD power supply
19
DQ11
(MD11)
I/O
Data input/output terminal
20
VSSQ
-
GND
21
VDDQ
-
VDD power supply
22
N.C.
-
Not used
23
VSS
-
GND
24
DQMU
(DQML)
I/O
Input maskable/Output enable
25
MCLK_0
I
Clock input
26
N.C.
-
Not used
27
A9 (MA9)
I
Address input terminal
28
A7 (MA7)
I
Address input terminal
29
A5 (MA5)
I
Address input terminal
30
A4 (MA4)
I
Address input terminal
31
DQ0 (MD0)
I/O
Data input/output terminal
32
VDDQ
-
VDD power supply
33
VSSQ
-
GND
34
DQ4 (MD4)
I/O
Data input/output terminal
35
VDDQ
-
VDD power supply
36
VSSQ
-
GND
37
N.C.
-
Not used
38
VDD
-
VDD power supply
39
DQML
I/O
Input maskable/Output enable
40
RAS
(Raw
Address
Strobe)
I
Bertical address latch trigger input
terminal
(Low:Active)
41
N.C.
-
Not used
42
BA1 (Bank
Address 1)
I
RAS:enable
CAS:read/write enable
43
A0 (MA0)
I
Address input terminal
44
A2 (MA2)
I
Address input terminal
45
A3 (MA3)
I
Address input terminal
46
VDD
-
VDD power supply
47
DQ1 (MD1)
I/O
Data input/output terminal
48
DQ2 (MD2)
I/O
Data input/output terminal
49
DQ3 (MD3)
I/O
Data input/output terminal
50
DQ5 (MD5)
I/O
Data input/output terminal
51
DQ6 (MD6)
I/O
Data input/output terminal
52
DQ7 (MD7)
I/O
Data input/output terminal
53
N.C.
-
Not used
54
WE (Write
Enable)
I
Write enable terminal
55
CAS
(Column
Address
Strobe)
I
Horizontal address latch trigger
input terminal
(Low:Active)
56
CS
I
Chip select input terminal
57
BA0
(Bank
Address 0)
I
RAS:enable
CAS:read/write enable
58
A10/AP
(MA10)
I
Address input terminal
59
A1 (MA1)
I
Address input terminal
60
VDD
-
VDD power supply
25
DMC-F7PP / DMC-F7E / DMC-F7E1 / DMC-F7B / DMC-F7B1 / DMC-F7A / DMC-F7EN

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