26LG3DDH (CHASSIS:LA96D) - LG TV Service Manual (repair manual). Page 19

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THE    SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES
SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.
FILRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS 
ESSENTIAL THAT ONLY MANUFATURES SPECFIED PARTS BE USED FOR
THE CRITICAL COMPONENTS IN THE    SYMBOL MARK OF THE SCHEMETIC.
56
R40
0.1uF
C38
56
R41
56
AR5
56
AR7
56
R39
0.1uF
C25
0.1uF
C32
0 . 1 u F
C22
56
AR10
56
AR3
10uF
C30
56
R21
56
R16
56
R6
0.1uF
C31
1000pF
C18
56
R34
56
R10
10uF
C13
0.1uF
C20
1000pF
C2
0.1uF
C27
0.1uF
C11
0.1uF
C24
10uF
C3
1K
1%
R24
0.1uF
C37
56
R35
56
R14
56
R17
+1.8V_S_DDR
56
AR8
0.1uF
C41
56
R19
1K
1%
R5
56
R15
56
R20
1K
1%
R23
0.1uF
C8
0.1uF
C34
0.1uF
C29
0.1uF
C14
+1.8V_S_DDR
56
AR13
56
R29
56
AR1
56
AR4
0.1uF
C10
56
R42
56
R33
56
R12
56
R38
0.1uF
C17
0.1uF
C39
56
AR12
56
AR9
56
R11
0.1uF
C5
56
R28
BLM18PG121SN1D
L1
56
R27
56
AR11
0.1uF
C35
1000pF
C42
0.1uF
C7
56
R13
56
R30
+1.8V_DDR
56
AR2
1K
1%
R4
0.1uF
C6
56
AR14
0.1uF
C4
0 . 1 u F
C40
56
R18
0.1uF
C43
56
R37
0.1uF
C15
0.1uF
C12
56
R43
0 . 1 u F
C1
150
OPT
R2
150
OPT
R45
0.1uF
C33
1K
1%
R44
56
R36
0.1uF
C9
56
AR6
+1.8V_S_DDR
10uF
C23
+1.8V_S_DDR
0.1uF
C19
0.1uF
C16
+1.8V_S_DDR
0.1uF
C21
56
R7
0.1uF
C36
1K
1%
R47
56
R22
33
R8
33
R9
33
R32
33
R31
+1.8V_S_DDR
+1.8V_S_DDR
+1.8V_S_DDR
0
R50
OPT
0
R51
0
R49
0
R48
OPT
LGE3369A (SATURN6 NON RM)
IC100
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T26
B_DDR2_A1
AF26
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T25
B_DDR2_A3
AF23
B_DDR2_A4
T24
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AE23
B_DDR2_A6
R26
B_DDR2_A7
AD22
B_DDR2_A8
R25
B_DDR2_A9
AC22
B_DDR2_A10
AD23
B_DDR2_A11
R24
B_DDR2_A12
AE22
B_DDR2_BA0
AC23
B_DDR2_BA1
AC24
B_DDR2_BA2
AB22
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V25
/B_DDR2_MCLK
V24
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AB23
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U26
/B_DDR2_RAS
U25
/B_DDR2_CAS
U24
/B_DDR2_WE
AB24
B_DDR2_DQS0
AB26
B_DDR2_DQS1
AA26
B_DDR2_DQM0
AC25
B_DDR2_DQM1
AC26
B_DDR2_DQSB0
AB25
B_DDR2_DQSB1
AA25
B_DDR2_DQ0
W25
B_DDR2_DQ1
AE26
B_DDR2_DQ2
W24
B_DDR2_DQ3
AF24
B_DDR2_DQ4
AF25
B_DDR2_DQ5
V26
B_DDR2_DQ6
AE25
B_DDR2_DQ7
W26
B_DDR2_DQ8
Y26
B_DDR2_DQ9
AD25
B_DDR2_DQ10
Y25
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AE24
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AD26
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Y24
B_DDR2_DQ14
AD24
B_DDR2_DQ15
AA24
A_MVREF
D15
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C13
A_DDR2_A1
A22
A_DDR2_A2
B13
A_DDR2_A3
C22
A_DDR2_A4
A13
A_DDR2_A5
A23
A_DDR2_A6
C12
A_DDR2_A7
B23
A_DDR2_A8
B12
A_DDR2_A9
C23
A_DDR2_A10
B22
A_DDR2_A11
A12
A_DDR2_A12
A24
A_DDR2_BA0
C24
A_DDR2_BA1
B24
A_DDR2_BA2
D24
A_DDR2_MCLK
B14
/A_DDR2_MCLK
A14
A_DDR2_CKE
D23
A_DDR2_ODT
D14
/A_DDR2_RAS
D13
/A_DDR2_CAS
D12
/A_DDR2_WE
D22
A_DDR2_DQS0
B18
A_DDR2_DQS1
C17
A_DDR2_DQM0
C18
A_DDR2_DQM1
A19
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A18
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B17
A_DDR2_DQ0
B15
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A21
A_DDR2_DQ2
A15
A_DDR2_DQ3
B21
A_DDR2_DQ4
C21
A_DDR2_DQ5
C14
A_DDR2_DQ6
C20
A_DDR2_DQ7
C15
A_DDR2_DQ8
C16
A_DDR2_DQ9
C19
A_DDR2_DQ10
B16
A_DDR2_DQ11
B20
A_DDR2_DQ12
A20
A_DDR2_DQ13
A16
A_DDR2_DQ14
B19
A_DDR2_DQ15
A17
H5PS5162FFR-S6C
IC2
J 2
VREF
J 8
CK
H2
VSSQ2
B7
UDQS
N8
A4
P8
A8
L1
NC4
L2
BA0
R8
NC3
K7
RAS
F8
VSSQ3
F3
LDM
P3
A9
M3
A1
N3
A5
K8
CK
R3
NC5
L3
BA1
J 7
VSSDL
L7
CAS
F2
VSSQ4
B3
UDM
M2
A10/AP
K2
CKE
R7
NC6
M7
A2
N7
A6
M8
A0
J 1
VDDL
K3
WE
E8
LDQS
P7
A11
K9
ODT
A2
NC1
N2
A3
P2
A7
H8
VSSQ1
F7
LDQS
A8
UDQS
R2
A12
L8
CS
E2
NC2
E7
VSSQ5
D8
VSSQ6
D2
VSSQ7
A7
VSSQ8
B8
VSSQ9
B2
VSSQ10
P9
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N1
VSS2
J 3
VSS3
E3
VSS4
A3
VSS5
G9
VDDQ1
G7
VDDQ2
G3
VDDQ3
G1
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E9
VDDQ5
C9
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C7
VDDQ7
C3
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C1
VDDQ9
A9
VDDQ10
R1
VDD1
M9
VDD2
J 9
VDD3
E1
VDD4
A1
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B9
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B1
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D9
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D1
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D3
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D7
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F1
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H9
DQ5
H1
DQ4
H3
DQ3
H7
DQ2
G2
DQ1
G8
DQ0
HY5PS1G1631CFP-S6 
IC1
J 2
VREF
J 8
CK
H2
VSSQ2
B7
UDQS
N8
A4
P8
A8
L1
BA2
L2
BA0
R8
NC3
K7
RAS
F8
VSSQ3
F3
LDM
P3
A9
M3
A1
N3
A5
K8
CK
R3
NC5
L3
BA1
J 7
VSSDL
L7
CAS
F2
VSSQ4
B3
UDM
M2
A10/AP
K2
CKE
R7
NC6
M7
A2
N7
A6
M8
A0
J 1
VDDL
K3
WE
E8
LDQS
P7
A11
K9
ODT
A2
NC1
N2
A3
P2
A7
H8
VSSQ1
F7
LDQS
A8
UDQS
R2
A12
L8
CS
E2
NC2
E7
VSSQ5
D8
VSSQ6
D2
VSSQ7
A7
VSSQ8
B8
VSSQ9
B2
VSSQ10
P9
VSS1
N1
VSS2
J 3
VSS3
E3
VSS4
A3
VSS5
G9
VDDQ1
G7
VDDQ2
G3
VDDQ3
G1
VDDQ4
E9
VDDQ5
C9
VDDQ6
C7
VDDQ7
C3
VDDQ8
C1
VDDQ9
A9
VDDQ10
R1
VDD1
M9
VDD2
J 9
VDD3
E1
VDD4
A1
VDD5
B9
DQ15
B1
DQ14
D9
DQ13
D1
DQ12
D3
DQ11
D7
DQ10
C2
DQ9
C8
DQ8
F9
DQ7
F1
DQ6
H9
DQ5
H1
DQ4
H3
DQ3
H7
DQ2
G2
DQ1
G8
DQ0
SDDR_A[4]
BDDR2_D[15]
TDDR_D[4]
SDDR_A[0]
TDDR_A[8]
SDDR_D[8]
TDDR_D[12]
ADDR2_D[0]
TDDR_D[9]
ADDR2_DQM1_P
BDDR2_D[3]
ADDR2_D[0-15]
TDDR_D[8]
BDDR2_A[0]
ADDR2_A[2]
SDDR_A[2]
BDDR2_A[10]
TDDR_D[11]
BDDR2_BA[1]
TDDR_A[10]
ADDR2_D[13]
ADDR2_D[13]
TDDR_D[10]
SDDR_D[3]
ADDR2_D[9]
ADDR2_A[0]
TDDR_D[7]
ADDR2_DQS0_N
ADDR2_A[8]
ADDR2_D[0]
/BDDR2_MCLK
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ADDR2_A[10]
TDDR_BA[0]
TDDR_A[7]
BDDR2_A[3]
TDDR_A[11]
BDDR2_A[5]
SDDR_D[11]
ADDR2_A[12]
SDDR_A[4]
BDDR2_D[13]
ADDR2_A[1]
ADDR2_DQS1_P
SDDR_D[6]
ADDR2_D[5]
TDDR_D[13]
ADDR2_A[0]
BDDR2_D[13]
ADDR2_A[5]
BDDR2_A[11]
ADDR2_D[12]
BDDR2_D[14]
BDDR2_D[11]
BDDR2_A[2]
SDDR_A[12]
TDDR_D[9]
SDDR_D[2]
ADDR2_A[5]
ADDR2_BA[1]
ADDR2_A[12]
SDDR_A[5]
BDDR2_D[1]
ADDR2_CKE
ADDR2_A[2]
BDDR2_A[7]
BDDR2_D[7]
ADDR2_A[7]
TDDR_D[14]
SDDR_A[11]
ADDR2_D[6]
TDDR_A[2]
SDDR_A[0]
SDDR_D[4]
BDDR2_D[0]
BDDR2_A[4]
BDDR2_A[12]
BDDR2_D[6]
BDDR2_D[1]
SDDR_D[5]
BDDR2_D[3]
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TDDR_A[6]
TDDR_A[9]
ADDR2_A[6]
TDDR_D[1]
BDDR2_A[12]
TDDR_D[15]
BDDR2_D[5]
BDDR2_CKE
SDDR_D[13]
BDDR2_D[7]
SDDR_A[9]
SDDR_D[14]
TDDR_D[8]
ADDR2_BA[0]
BDDR2_D[4]
TDDR_D[5]
BDDR2_DQM0_P
SDDR_D[12]
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SDDR_A[8]
TDDR_D[13]
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ADDR2_D[15]
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SDDR_A[1]
SDDR_D[1]
BDDR2_A[11]
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SDDR_A[7]
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TDDR_A[0]
ADDR2_D[5]
TDDR_A[12]
SDDR_D[5]
TDDR_D[15]
ADDR2_D[7]
SDDR_A[0-12]
SDDR_BA[1]
SDDR_D[0]
TDDR_D[0-15]
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ADDR2_D[6]
SDDR_A[11]
SDDR_A[8]
SDDR_A[5]
SDDR_D[6]
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TDDR_A[9]
ADDR2_A[9]
SDDR_D[15]
ADDR2_D[7]
SDDR_A[3]
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SDDR_A[12]
SDDR_D[15]
BDDR2_A[0-12]
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TDDR_D[6]
BDDR2_A[9]
TDDR_A[1]
ADDR2_D[1]
BDDR2_A[10]
/ADDR2_WE
BDDR2_D[8]
/SDDR_WE
ADDR2_A[4]
ADDR2_A[3]
ADDR2_A[10]
BDDR2_A[3]
ADDR2_MCLK
TDDR_A[3]
SDDR_D[9]
ADDR2_D[1]
BDDR2_DQS1_N
SDDR_A[1]
ADDR2_A[0-12]
BDDR2_D[4]
TDDR_A[0]
/BDDR2_CAS
TDDR_D[14]
BDDR2_D[12]
BDDR2_D[6]
BDDR2_D[0]
SDDR_D[12]
/BDDR2_RAS
BDDR2_D[10]
TDDR_A[10]
TDDR_A[4]
TDDR_D[4]
TDDR_A[2]
TDDR_D[0]
ADDR2_D[2]
/ADDR2_RAS
BDDR2_A[2]
TDDR_A[5]
BDDR2_A[1]
BDDR2_MCLK
SDDR_D[9]
SDDR_D[2]
BDDR2_D[2]
BDDR2_A[8]
SDDR_CKE
TDDR_A[6]
ADDR2_D[9]
BDDR2_D[11]
TDDR_D[3]
ADDR2_D[4]
ADDR2_D[11]
TDDR_BA[1]
ADDR2_D[11]
TDDR_A[5]
TDDR_D[2]
ADDR2_A[8]
ADDR2_A[9]
SDDR_D[7]
BDDR2_A[9]
ADDR2_A[3]
SDDR_A[10]
ADDR2_D[3]
SDDR_D[3]
TDDR_A[12]
ADDR2_D[4]
ADDR2_A[6]
TDDR_A[11]
TDDR_A[1]
ADDR2_BA[2]
BDDR2_BA[2]
SDDR_CK
SDDR_ODT
/SDDR_RAS
/SDDR_CAS
SDDR_DQS0_P
SDDR_DQM0_P
SDDR_DQS0_N
TDDR_BA[2]
TDDR_MCLK
TDDR_CKE
/TDDR_WE
TDDR_DQM1_P
TDDR_DQS1_N
DDR2
6       1 4
DDR2 1.8V By CAP - Place these Caps near Memory
DDR
512M_HYNIX
1G_HYNIX
26/32LG3DDH
DDR
Display
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